射频易商城_芯片电容_集成芯片电容基本资料详解②
导读：很多朋友不知道芯片电容的原理及指标，如何选择芯片电容。射频易商城RFeasy.cn为你解答芯片电容的原理及指标
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集成芯片内电容的基本资料详解②
元器件供应商可以采用不同的技术把去耦电容嵌入到集成芯片当中。 一种方法是把硅晶片放到集成芯片 之前先嵌入去耦电容， 如图 1 所示。 图 1硅芯片封装内部的去耦电容 双层金属膜中间再加一层介质层， 就形成了 一个质量可靠的平板电容器。由于外加电压很低， 所以介质层可以做得很薄。 对于一个很小的区域， 它产生的电容完全可以满足需要， 并且有效的引线长度趋于零。另外， 平行板结构获得的谐振频率非常高。 这种技术的优势突出在成本很低， 在不需要分立去耦电容的情 况下可以提高性能。另外一种方法是在集成芯片中来用强压技术形成去耦。 高密度元件常常直接把表面安装（SMT） 电容加入到集成芯片之中。 分立电容常在这个时候用于多芯片模块中。 根据硅盘入侵峰值电流冲激情况， 以设各所需的充电电流为基础来选择合适的电容。 此外， 在元件产生自激时能对差模电流产生抑制作用。 如图 2 所示， 虽然内嵌有电容， 在模块外部同样需要加上分立电容。正如前面所述， 元件在开关周期内， 去耦电容提供了瞬时的充、 放电。 去耦电容必须向器件提供足够快的充、 放电过程以满足开关操作的需要。 电容的自激频率取决于很多因素， 不仅包括电容大小， 还包括 ESL、 ESR 等。 图 2多芯片模块内部的去耦电容布局 对于高速同步设计而言， CMOS 功率损耗表现为容性放电效应。 例如，—个在 3. 8V 哇压、 200MHz 频率下的设备损耗 4800 mW 的功率时， 就会大约有 4000 pF 的容性损耗。 这可以在每个时钟触发下观测得到。
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